在芯片制造逼近物理极限的当下，全球半导体产业的竞争焦点正从单纯的制程节点比拼，转向晶体管架构、光刻技术、封装工艺及生态协同的综合较量。过去数年，3nm、2nm制程成为头部企业角逐的核心战场，晶体管结构创新、背面供电技术及设计-制造协同优化成为突破性能瓶颈的关键路径。然而，在晶圆制造环节，光刻技术始终是支撑芯片持续微缩的基石，其演进方向直接影响着先进制程的商业化进程。
作为全球唯一具备EUV光刻机量产能力的企业，ASML正推动高数值孔径极紫外光刻技术（High-NA EUV）的商业化落地。该技术通过将数值孔径从0.33提升至0.55，实现了光刻分辨率约1.7倍的提升，并有望减少部分关键层的多重曝光需求。目前，这一技术已进入从研发验证向量产导入的关键阶段，英特尔与台积电两大巨头基于自身战略需求，选择了截然不同的技术路线。
英特尔成为High-NA EUV最积极的实践者。作为ASML商业版High-NA系统的首批客户，英特尔已部署TWINSCAN EXE:5000设备，并在2026年实现该技术对高性能逻辑芯片的量产应用。据披露，其Intel 18A（1.8nm）制程的部分产品层已采用High-NA EUV进行高量产验证，Panther Lake处理器关键层更完成双重技术平台认证并实现客户交付。尽管当前并未全面替代传统EUV，但英特尔通过选择性导入策略，逐步构建起新一代光刻技术的制造能力。这一布局与其重返先进制程领导地位的战略目标紧密相关——在10nm、7nm节点受挫后，英特尔正通过Intel Foundry业务重构制造体系，其中Intel 18A承载着证明量产能力的使命，而后续的Intel 14A（1.4nm）则计划扩大High-NA EUV应用范围，以技术领先性重塑竞争优势。
台积电则延续了“技术成熟度优先”的务实路线。在推进N2（2nm）制程量产的过程中，台积电选择通过纳米片晶体管架构升级、背面供电技术引入及设计-工艺协同优化等手段提升性能，而非急于导入High-NA EUV。对于后续的A16（1.6nm）节点，台积电计划进一步挖掘现有0.33 NA EUV平台的潜力，通过掩模版优化、光刻胶改进、计算光刻等手段提升制造效率。这种选择背后是严苛的经济性考量：High-NA EUV设备成本较传统机型显著攀升，且非等倍投影设计导致曝光视野缩小，对大型芯片制造构成挑战。台积电董事长魏哲家在法人说明会上明确表示，技术导入需综合评估成本效益、制造流程影响及技术成熟度，目前仍与ASML合作推动设备降本与技术完善，最终决策将基于客户实际需求。
High-NA EUV的演进正引发产业链深度变革。作为技术主导方，ASML在先进制程设备领域的垄断地位进一步巩固，而掩模版、光刻胶、检测设备等配套环节也需同步升级，以匹配0.55 NA带来的精度要求。这种系统性升级使得先进制造竞争从晶圆厂单点突破转向全供应链能力比拼。与此同时，EUV技术的应用边界持续扩展——存储领域正成为新的战场。三星、SK海力士已在DRAM制造中引入EUV技术，南亚科、华邦电等企业也计划在新建产线中部署相关设备。随着AI服务器、高性能计算对高端DRAM及HBM需求激增，存储厂商对先进光刻技术的投入将持续加大，推动EUV竞争从逻辑芯片向存储领域全面渗透。
在这场技术迭代与商业逻辑的博弈中，High-NA EUV既非终点，亦非唯一解。英特尔押注下一代光刻技术寻求突破，台积电则通过现有体系优化巩固领先地位，两种路径折射出先进制造竞争的本质：技术突破与商业化效率的平衡艺术。对于全球芯片制造商而言，真正的挑战不在于抢先采用某项新技术，而在于将技术优势转化为可规模化、可盈利且持续迭代的制造能力。这种能力的构建，既需要前瞻性的技术布局，也离不开对市场需求、成本结构及生态协同的深度洞察。
