在近期举办的Hot Chips技术峰会上，三星DRAM研发团队负责人Sangwook Han首次公开了下一代高带宽内存（HBM）的演进蓝图。这项名为zHBM的革命性架构计划通过垂直堆叠技术，将DRAM芯片直接集成至GPU、TPU等计算核心上方，彻底颠覆传统2.5D封装模式。据技术演示显示，该方案较现有HBM4E标准可降低70%功耗，同时将内存带宽提升至230%，单个模组可节省100瓦能耗，并为GPU释放8.3%的额外功率空间。
作为AI计算系统的关键组件，当前HBM架构由核心存储层（C-die）与基础控制层（B-die）构成。前者通过硅通孔（TSV）技术实现最多16层DRAM垂直堆叠，后者则承担数据调度、接口控制等核心功能。尽管HBM4已实现3TB/s带宽，HBM4E更突破4TB/s大关，但物理层面的TSV密度限制与PHY接口性能瓶颈，已成为制约内存带宽持续扩展的关键因素。
第二阶段转向功能扩展，在B-die闲置区域集成内存扩展控制器与PHY接口，支持外接LPDDR或HBM模组，满足AI大模型对KV缓存的指数级需求。更引人注目的是处理单元（PE）的集成计划，通过将部分计算任务卸载至内存侧，可减少30%的D2D数据传输量。配套的RAS传感器与片上自测试功能，则显著提升了系统的可靠性与生产良率。
终极形态的zHBM架构将采用3D垂直集成方案，通过Wafer on Wafer混合立方键合技术，实现DRAM与计算芯片的直接堆叠。这种设计消除了传统中介层，使数据传输距离缩短90%，配合分布式I/O架构，可将I/O功耗降至0.5pJ/bit。技术演示中展示的四栈zHBM集成方案，在提供2.3倍带宽提升的同时，系统热余量增加100瓦，为高密度计算提供关键支撑。
三星研发团队强调，这场架构革命的核心在于将B-die从单纯的数据通道转变为智能计算节点。通过制程工艺升级、功能模块集成与三维封装技术的协同创新，逐步突破AI系统在功耗、面积与容量方面的物理限制。这项变革不仅将重塑内存与计算芯片的协作模式，更为下一代超算与AI加速器设计开辟全新路径。
