近日，半导体行业传来一则重要消息：Cadence楷登电子在先进制程领域取得关键进展，其第三代UCIe IP解决方案已成功基于台积电N3P工艺完成流片验证，单通道数据传输速率突破至64Gbps，为芯粒间高速互联树立了新的性能标杆。
作为芯粒（Chiplet）技术的核心支撑，UCIe（Universal Chiplet Interconnect Express）标准分为标准封装与先进封装两大版本。其中先进封装版本（UCIe-A）通过优化信号传输路径与封装设计，显著提升了数据传输效率。Cadence此次推出的解决方案在两种封装形式下均展现出卓越性能：标准封装下实现3.6Tbps/mm的边缘带宽密度，而采用先进封装技术后，该指标更跃升至21.08Tbps/mm，较前代产品提升近6倍。
针对人工智能（AI）与高性能计算（HPC）领域对算力与带宽的严苛需求，Cadence对64Gbps UCIe IP进行了深度优化。该方案支持AXI、CXS、CHI-C2C、PCIe及CXL.io等主流协议，可与高速物理层（PHY）实现无缝集成，为多芯粒系统提供稳定可靠的高带宽互联通道。测试数据显示，其信号完整性指标达到行业领先水平，眼图张开度优异，为复杂计算场景下的数据传输提供了坚实保障。
业内分析指出，随着摩尔定律放缓，芯粒技术已成为延续半导体性能提升的关键路径。Cadence此次与台积电在N3P制程上的合作，不仅验证了其IP解决方案在3nm级工艺下的成熟度，更通过UCIe标准的高兼容性，为AI加速器、超算芯片等复杂系统的设计提供了灵活高效的互联方案。据透露，该IP已获得多家头部客户的评估验证，预计将在2025年进入量产阶段。
