据行业消息透露，SK海力士正在推进一项针对HBM4存储器的封装架构优化方案，目前该技术已进入验证阶段。若顺利实现商业化应用，这项创新有望帮助英伟达达成第六代HBM4的高性能目标，并为后续产品迭代预留更大的性能提升空间。
HBM4实现性能突破的关键挑战在于I/O接口数量翻倍至2048个。虽然更高的I/O密度能显著提升带宽表现，但同时也引发了信号干扰加剧、电压传输复杂度上升等问题，尤其是在从底部逻辑层向顶部DRAM层供电的效率方面面临技术瓶颈。
为破解这些技术难题，SK海力士制定了全新的封装策略，主要包含两项核心改进：通过调整部分上层DRAM芯片的厚度，以及优化DRAM层间的堆叠间距。在现有HBM4设计中，为满足775微米的总高度限制，DRAM芯片通常需要经过背面研磨工艺减薄处理。但过度减薄会削弱芯片的机械强度，增加受外力冲击损坏的风险，甚至可能影响存储性能。通过适度增加上层芯片厚度，SK海力士旨在提升三维堆叠结构的整体稳定性。
与此同时，研发团队尝试缩小DRAM层间的垂直间距。这种设计调整既能避免因芯片增厚导致的封装高度超标，又能提升电源传输效率。更紧凑的堆叠结构可缩短信号传输路径，在提高数据读写速度的同时，降低向顶层供电所需的能耗。不过这种改进也带来了新的工艺挑战——层间距缩小会导致模塑底填材料（MUF）的注入难度大幅增加。
作为芯片封装的关键材料，MUF承担着绝缘保护和机械支撑的双重功能。若在注入过程中出现填充不均匀或产生气泡空洞，将直接导致芯片良率下降甚至功能失效。为攻克这一难题，SK海力士开发了新型封装工艺，该方案可在基本维持现有生产设备与流程的基础上，实现更小层间距条件下的稳定量产。内部测试数据显示，这项创新工艺已取得阶段性突破。
行业分析认为，若该技术能顺利进入大规模生产阶段，将有效缩短HBM4及后续产品的DRAM层间距，从而提升整体性能表现。这项改进方案既突破了现有HBM技术的物理限制，又避免了大规模设备投资带来的成本压力。不过消息人士同时指出，该技术从实验室验证到量产转化仍存在诸多不确定性因素。
