在半导体存储领域，HBM（高带宽内存）的堆叠层数正朝着更高层级迈进，这一演进趋势引发了行业对堆栈高度限制的重新审视。当前，HBM4世代的主流堆叠层数为12层或16层，而JEDEC在制定相关规范时，已将一次堆栈的高度限制从720微米提升至775微米，为技术发展预留了空间。
据韩国媒体报道，面对下一代可能堆叠至20层的HBM内存，行业正在探讨进一步放宽高度限制的可能性，目标值或达到800微米甚至更高。这一调整的背后，是技术突破与制造良率之间的平衡难题。若要在现有的775微米高度内实现20层堆叠，必须对DRAM晶圆进行大幅减薄处理，但这一操作会显著增加晶圆在制造过程中损坏的风险，进而拉低本就复杂的HBM生产良率。
除了减薄晶圆，降低相邻DRAM层之间的间距也是削减堆栈厚度的可行方案。目前，已被应用于NAND闪存领域的混合（铜）键合技术，能够大幅压缩层间间距，但其技术难度极高，且需要大规模的设备投资。如果堆栈高度限制得以放宽，混合键合技术的导入进程可能会因此放缓，为行业争取更多技术准备时间。
值得注意的是，台积电在先进封装领域的主导地位，也为HBM高度限制的调整提供了新的视角。台积电推动的3D先进封装技术SoIC，会导致与HBM堆栈配套的XPU复合体高度增加，这一变化客观上为HBM“长高”创造了天然的裕量空间，使得行业在制定标准时有了更多灵活性。
