在近日举行的国际电路系统研讨会ISCAS 2026上，华为技术有限公司的何庭波发表了一场聚焦半导体产业创新的主旨演讲，提出了一项名为“韬（τ）定律”的全新发展原则。该定律主张以“时间缩微”替代传统的“几何缩微”，通过压缩信号传播时延、提升晶体管密度，为半导体与电子系统的演进开辟新路径。
据介绍，韬（τ）定律的核心在于系统性降低时间常数τ，这一目标通过贯穿器件、电路、芯片到系统层面的多层级协同优化体系实现。华为创新性地提出了“逻辑折叠（LogicFolding）”技术，突破了传统平面布局的物理限制，为半导体设计带来了革命性变革。
在器件层面，优化晶体管结构与互连电阻、寄生电容成为关键。通过物理底层的技术改进，器件级时间常数τ被压缩至极限，为后续层级的性能提升奠定基础。电路层面则依托逻辑折叠技术，显著缩短关键路径走线长度，降低信号传播的电阻和电容负载，从而同时实现晶体管密度与电路性能的跃升。
芯片层面的创新聚焦于全栈软硬芯协同设计。通过软件、架构与芯片的深度融合，基于实际工作负载对指令流和数据流进行细粒度控制，系统级并行度与效率得到大幅提升，端到端执行时间显著缩短。系统层面则通过定义“灵衢总线”并重构计算系统互联协议，实现了超节点的统一内存编址与原生内存语义，系统通信时延大幅降低。
基于韬（τ）定律的实践，华为预测到2031年，高端芯片的晶体管密度将达到1.4纳米制程的同等水平。这一突破不仅将推动半导体技术迈向新高度，也为电子系统的性能与能效提升开辟了全新维度。
