在2026国际电路与系统研讨会上，华为公司董事、半导体业务部总裁何庭波首次提出半导体产业全新演进路径——“韬（τ）定律”，引发行业广泛关注。这一突破性理论将半导体技术发展的核心指标从传统的“尺寸”转向“时间”，为全球半导体产业开辟了新的发展范式。
自1965年英特尔联合创始人戈登·摩尔提出摩尔定律以来，全球半导体产业始终遵循"晶体管数量每两年翻一倍"的核心规律。通过持续缩小晶体管尺寸，芯片制程从90纳米逐步推进至3纳米甚至2纳米，推动了性能提升与成本下降。然而，随着先进制程逼近物理极限，晶体管尺寸缩小遭遇瓶颈，同时制程成本、功耗与工艺复杂度急剧上升，性能提升的边际收益逐渐放缓，传统发展路径面临严峻挑战。
韬定律的创新之处在于将关注重点转向时间维度。该定律以物理学中的时间常数τ为核心指标，通过降低系统中的时间成本——包括信号传播延迟、内存访问时延、互连同步延迟等，实现芯片性能、能效与晶体管密度的协同提升。上海交通大学集成电路学院教授周健军指出："这一理论重构了半导体行业沿用半个多世纪的演进范式，技术发展不再局限于几何尺寸缩小，而是以时间常数τ为锚点开展全维度优化。"
基于韬定律，华为提出"τ缩微"概念，即在器件、电路、芯片和系统各层级定义特征时间常数，并将其缩减作为统一优化目标。同时引入"逻辑折叠"设计方法论，通过垂直方向的有源层堆叠重构电路布局，在三维空间内缩短关键路径、降低互连延迟。何庭波在论文中强调："未来十年，电子系统演进应由时间缩微而非几何缩微主导，这将成为衡量技术进步的首要标准。"
工程实践方面，韬定律已构建覆盖器件到系统的多层级协同优化体系。在电路层面，逻辑折叠技术突破传统平面布局限制，通过缩短关键路径走线长度、降低电阻电容负载，实现晶体管密度与电路性能的双重提升；在芯片层面，全栈软硬芯协同设计基于实际工作负载优化指令流与数据流，显著降低端到端执行时间。据透露，即将秋季发布的"麒麟芯片2026"将首次应用逻辑折叠技术，通过双层自由逻辑设计实现晶体管密度等指标的大幅跃升。
华为公布的研发数据显示，基于韬定律的芯片设计方法已取得显著成果：过去六年成功量产381款芯片，预计到2031年，高端芯片晶体管密度将达到1.4纳米制程的同等水平。周健军教授认为，这一理论不仅延续了摩尔定律的技术红利，更为国内半导体产业链提供了新发展路径——通过电路创新、架构革新与系统级优化弥补工艺制程差距，降低对尖端光刻设备的依赖，同时提升先进封装的战略地位。
作为新提出的技术范式，韬定律的工程化落地仍需持续验证。行业专家指出，该理论在不同应用场景的适应性、与设计工具的兼容性以及产业生态的协同发展等方面，仍需通过大量实践进行优化完善。但可以预见的是，这一突破性理论正在重塑半导体产业的基础发展准则，为全球技术迭代注入新的活力。
