华为近日宣布了一项名为“韬（τ）定律”的创新技术，该技术以逻辑折叠（Logic Folding）为核心，将芯片设计从传统的2D平面优化推向了标准单元堆叠的3D重构领域。这一突破性进展为芯片设计带来了全新的思路，也为行业技术发展注入了新的活力。
紧随其后，北京大学集成电路学院于5月26日发布消息称，在面向“韬定律”3D逻辑折叠设计的“真3D”EDA（电子设计自动化）方向上取得了关键性进展。这一成果标志着我国在芯片设计领域又迈出了重要一步，有望推动行业技术实现新的跨越。
逻辑折叠技术与传统的die-to-die堆叠方式有着本质的区别。它并非简单地将粗粒度的模块拆分到多块芯粒进行堆叠，而是在设计阶段就将同一模块内部的逻辑细化到标准单元级，并分布到垂直堆叠的多层晶圆上。通过微米/亚微米级的face-to-face混合键合技术，在垂直方向上直接打通关键路径，从而实现更高效、更紧凑的芯片设计。
这种创新的设计范式对EDA工具提出了全新的要求。传统的2D设计流程，以及现行的“赝3D”（pseudo-3D）设计流程，即综合后每个模块被一次性“钉死”到某一片die，再用2D EDA工具逐片实现的方式，已经无法充分发挥逻辑折叠技术的潜力。为了真正承载逻辑折叠，物理设计实现必须在完整的三维空间中进行搜索，模块内划分、跨die互连与垂直热路径优化应在同一个优化框架下协同求解。这正是“真3D”（true-3D）EDA工具的核心要义所在。
真3D与赝3D在范式上存在显著差异。从划分粒度来看，赝3D以整个模块为最小单位进行分配，模块内部的所有标准单元必然位于同一片die；而真3D则支持模块内自由划分，同一模块内的标准单元可以被分布到不同die，从而提供了更大的设计空间。在优化空间方面，赝3D在每片die上各自进行优化，大量复用传统2D芯片的EDA工具，不允许跨die逻辑变换、移动等操作；而真3D则将多die构建的整体空间作为设计空间，各设计阶段均在完整的三维设计空间中进行搜索和寻优，不限制跨die逻辑变换、移动等操作。
围绕逻辑折叠所需的“真3D”能力，北京大学团队构建了相关物理实现EDA工具原型。该工具覆盖了布局规划和布局两个阶段，并通过GPU加速支持千万级实例规模。在技术层面，该工具将跨die线长、混合键合端子数量与垂直热路径纳入统一的可微优化框架，使标准单元能够在三维空间中协同放置，而不是被预先固定到某一片die。同时，混合键合端子用量作为优化变量自动决策，可在线长与跨die连接开销之间取得平衡。
团队的工具已在开源工业级设计上完成了系统验证，实例规模从约100万覆盖到约2470万。与当前最具代表性的赝3D设计流程相比，物理实现指标方面取得了显著提升，平均约30%的线长缩减、约6%的WNS改善与约12%的TNS改善；在热感知方面，启用联合优化后峰值温度平均下降3%以上，线长几乎无损。以上结果的算法细节与完整结果将于近期发表。
“真3D集成”及“真3D芯片设计”方法学是北京大学集成电路学院/微纳电子器件与集成技术全国重点实验室长期布局的方向。在EDA方面，该团队已经研发了真3D时序分析引擎、布局规划引擎、布局引擎等。面向逻辑折叠及更广义的3D-IC设计需求，团队未来将进一步扩展至多die堆叠及复杂3D集成场景，研究异构工艺节点下的真3D设计方法学，并建立快速PPA评估与协同优化能力。
