比利时微电子研究中心（imec）携手ASML与台积电，在半导体领域取得重大突破。研究团队宣布，成功在300毫米标准晶圆上集成采用原子级二维材料沟道的n型和p型互补晶体管，并实现50纳米接触栅极间距（CPP）。这一成果标志着二维半导体技术向硅基工艺的先进水平迈出关键一步，为后硅时代逻辑芯片的发展开辟了新路径。
据介绍，此次实现的50纳米CPP是二维互补器件领域已公开的最小间距，已接近英特尔10纳米级节点的54纳米标准。研究团队通过单次极紫外光刻（EUV）技术，在晶圆上完成了28纳米沟道长度的制造，且94%的集成晶体管能够正常开关，开关电流比超过10万倍。这一性能指标表明，二维材料在微缩化过程中仍能保持优异的电学特性。
在材料选择上，n型晶体管采用二硫化钼（MoS₂）作为沟道，p型晶体管则使用二硒化钨（WSe₂）或二硫化钨（WS₂）。这些材料的厚度仅为原子级别，显著增强了栅极对沟道的控制能力。与传统硅纳米片相比，二维材料在栅极长度持续缩小的趋势下，有望在更低电压下实现开关动作，从而降低功耗并提升性能。
二维过渡金属二硫属化合物（TMD）的研究已持续多年，但此前主要局限于单一器件或宽松光刻间距的制造。此次突破的关键在于，研究团队在标准300毫米晶圆工艺中同时完成了n型和p型晶体管的集成。这一成果不仅验证了二维材料在互补金属氧化物半导体（CMOS）中的可行性，还缩小了二维CMOS中p型器件与n型器件的性能差距。
接触电阻是二维晶体管微缩化的主要障碍之一。由于二维沟道极薄，金属触点与材料界面易形成高肖特基势垒，限制电流传输。为解决这一问题，研究团队颠覆了传统制造顺序：先在预定位置制作钨填充的接触沟槽，再将二维沟道材料转移至其上，最后沉积栅极。这种“反向薄膜晶体管”工艺有效降低了接触电阻，同时确保了器件在栅极电压为零时的完全关断特性。
ASML指出，此前部分300毫米晶圆上的二维晶体管演示因依赖老式光刻技术，导致沟道长度较大。而此次采用的0.33数值孔径EUV光刻机，无需多重曝光或高数值孔径（High-NA）技术，即可实现28纳米沟道长度和50纳米间距的制造，充分展现了EUV技术的分辨率优势。
近年来，多家机构和高校在二维半导体领域持续发力。英特尔曾与imec合作开展300毫米晶圆二维材料研究，三星展示了单晶MoS₂晶圆级生长技术，而高校团队已实现接近1纳米节点栅极间距的单层MoS₂晶体管。此次imec、ASML与台积电的成果，首次将互补n型和p型集成、单次EUV光刻以及300毫米晶圆标准工艺相结合，达到了接近先进硅工艺节点的水平。
根据国际器件与系统路线图（IRDS）的规划，二维半导体沟道被视为互补场效应晶体管（CFET，3D堆叠）之后的重要发展方向。相比数纳米厚的硅纳米片，不足1纳米厚的二维沟道能提供更强的栅极控制能力，支持更低工作电压和更小尺寸的晶体管。imec预计，CFET技术有望于2033年左右问世，而二维半导体沟道可能于2041年进入应用阶段；IRDS则预测，二维沟道最快可于2034年、约0.7纳米节点实现产业化。
尽管二维半导体真正进入高性能逻辑芯片量产仍需较长时间，且初期可能优先应用于晶圆背面器件或后端工艺，但此次成果已证明其能够在先进制造间距下完成集成。未来，研究重点将转向优化制造工艺，以进一步提升二维晶体管的性能和良率。
