全球开放小芯片互连标准组织UCIe联盟近日宣布，其最新规范UCIe 3.0已正式发布。这一新版本实现了数据速率的显著提升，最大支持64 GT/s，相比前一代的32 GT/s，带宽实现了翻倍增长。
UCIe 3.0规范通过一系列技术创新，致力于提升多芯片系统封装（SiP）设计的能效与灵活性。据官方介绍，新规范引入了运行时重校准技术和扩展边带传输等特性，这些特性将为SiP设计带来全新的优化体验。
在性能突破方面，UCIe 3.0规范支持48 GT/s和64 GT/s的数据传输速率，并通过映射协议实现了连续传输（Raw Mode），确保了SoC与DSP小芯片之间能够无中断地传输数据流。这一改进将大幅提升系统的整体性能和响应速度。
在能效优化方面，UCIe 3.0引入了运行时重校准技术，该技术通过复用初始化状态实现操作中链路调节，从而降低了动态功耗。快速节流与紧急关断机制也通过漏极开路接口（open-drain I/O）发送系统级即时通知，进一步提升了能效。
在系统管理方面，UCIe 3.0规范也进行了多项增强。边带信道延伸至100毫米，支持更灵活的SiP拓扑结构。优先级边带数据包则为时间敏感型系统事件提供了确定性低延迟信令。同时，预载固件标准化通过管理传输协议（MTP）加速了初始化流程，提升了系统启动速度。
为了确保兼容性，UCIe 3.0规范完全后向兼容所有旧版UCIe规范。该规范还采用了可选管理功能模块化设计，避免了芯片资源的浪费，为用户提供了更多的选择和灵活性。
随着UCIe 3.0规范的发布，全球小芯片互连技术将迎来新的发展机遇。这一规范将推动多芯片系统封装技术的进一步发展，为各行业提供更加高效、灵活的解决方案。
