在2026国际电路与系统研讨会上，华为半导体业务部总裁何庭波首次提出了一项名为“韬（τ）定律”的半导体技术演进新路径，引发业界广泛关注。这一突破性理论将半导体产业的核心关注点从传统的“几何缩微”转向“时间优化”，为行业应对摩尔定律瓶颈提供了全新思路。
自1965年摩尔定律提出以来，全球半导体产业通过不断缩小晶体管尺寸实现性能跃升。然而，随着先进制程逼近物理极限，3纳米、2纳米等节点面临成本激增、功耗上升和工艺复杂度飙升等多重挑战。何庭波指出，未来芯片性能提升将不再单纯依赖制程进步，而是通过降低系统时间成本——包括信号传播延迟、内存访问时延和互连效率等关键指标，实现性能、能效与晶体管密度的协同提升。
韬定律的核心在于以时间常数τ为物理锚点，构建覆盖器件、电路、芯片和系统的全栈优化体系。上海交通大学集成电路学院教授周健军解释称，该理论突破了半导体行业50余年来以晶体管密度为单一优化目标的传统范式，转而通过压缩时间成本实现整体性能跃迁。例如，华为提出的“逻辑折叠”技术通过三维堆叠数字、模拟和存储电路，有效缩短关键路径长度，降低互连延迟，在相同制程下实现晶体管密度和电路性能的显著提升。
在工程实践层面，华为已构建起多层级协同优化框架。电路层面采用逻辑折叠技术突破平面布局限制，芯片层面通过软硬芯协同设计优化指令流与数据流控制。据透露，即将发布的“麒麟芯片2026”将首次应用自由逻辑设计理念，通过双层结构实现晶体管密度等指标的大幅提升。华为基于韬定律的设计方法论，已成功量产381款芯片，并预计到2031年高端芯片晶体管密度将达到1.4纳米制程的同等水平。
这一理论变革正在重塑半导体产业生态。周健军认为，韬定律为国内产业链开辟了新发展路径：芯片制造可减少对尖端光刻设备的依赖，先进封装技术的战略价值显著提升；通过电路创新、架构革新和系统级优化，国内企业有望弥补工艺制程差距，打造具有国际竞争力的高性能芯片。华为提出的“τ缩微”概念更明确将时间缩减作为统一优化目标，推动行业从“追求芯片尺寸最小化”转向“实现计算速度和系统响应最大化”。
尽管韬定律展现出巨大潜力，但其工程化落地仍面临挑战。业内专家指出，新理论在不同应用场景的适用性、与设计工具的兼容性以及产业生态的协同发展等方面，需要持续验证和优化。特别是在先进制程竞争日益激烈的背景下，如何平衡时间优化与传统几何缩微路径，将成为半导体企业技术战略的关键考量。
