三星电子近日在2026年VLSI超大规模集成电路研讨会上宣布，成功研发出全球首款栅极间距仅42纳米的3D堆叠场效应晶体管（3D Stacked FET），标志着芯片制造技术向垂直维度突破迈出关键一步。这项技术通过将传统平面排列的N型和P型晶体管改为立体堆叠结构，理论上可在相同面积内集成双倍数量的晶体管，为逻辑芯片性能提升开辟新路径。
传统芯片制造依赖横向压缩晶体管尺寸来提高集成度，但当工艺节点逼近物理极限时，薄层绝缘层的漏电问题成为主要瓶颈。三星此次采用的3D堆叠设计，通过垂直堆叠晶体管的方式突破了这一限制。研究团队在上下层晶体管中均采用三层堆叠纳米片沟道结构，配合中间介质隔离层实现电气绝缘，并运用RBC（直接键合连接）技术完成上下层互连，解决了垂直堆叠的核心技术难题。
该技术的栅极间距指标达到42纳米，较此前业界纪录的48纳米进一步缩小。三星透露，这一结构已在NAND闪存的V-NAND架构和DRAM的HBM内存中验证可行性，此次是首次应用于逻辑半导体领域。通过垂直堆叠，芯片在相同面积下可容纳更多晶体管，理论上电力效率和运算性能均可获得翻倍提升。
据研发团队介绍，3D堆叠FET与平面结构、FinFET以及环栅晶体管的技术演进路线形成互补。前三代技术通过优化晶体管形状提升电流控制精度，而新结构则通过空间维度创新实现集成度突破。三星计划将该技术优先应用于人工智能和高性能计算（HPC）领域的下一代逻辑芯片，目前正推进商业化研究进程。
行业分析指出，随着摩尔定律放缓，芯片制造正从单一维度缩放转向架构创新。三星的垂直堆叠方案通过重构晶体管空间排列，为延续性能提升趋势提供了新思路。这项突破不仅可能重塑高端芯片竞争格局，也为半导体行业探索三维集成技术树立了新标杆。
