9月7日消息，近日，华为半导体业务总裁何庭波在中国科学院科技论文预发布平台ChinaXiv上发表署名论文，首次以量产芯片实测数据正面回应3D堆叠散热难题。
这篇题为《华为的韬芯片会熔化吗？》的论文，是继今年5月和7月发布韬定律前两版后，何庭波在四个月内第三次就韬定律发表学术成果，也是华为首次以真实出货芯片的数据回击“三维堆叠必然导致热失控”这一行业技术质疑。
论文的核心在于，通过搭载“逻辑折叠”技术的麒麟2026芯片，证明三维堆叠不仅不会过热，反而能在晶体管密度大幅跃升的同时显著降低功耗，为后摩尔时代的芯片性能演进开辟了一条独立于光刻制程的新路径。
传统观点认为，芯片堆叠越厚，发热源越集中，单位体积内的功率密度必然飙升，散热几乎无解。但何庭波团队从能耗构成的底层逻辑切入，指出动态功耗中信号在金属互连中的传输能耗占比极高，甚至超过计算本身。
逻辑折叠技术正是对症下药：它将原本平面铺开的电路布局折叠为上下两层，通过混合键合建立高密度垂直互连，把大量长距离水平连线变为短垂直连线，使信号传输距离缩短两到七成，时钟缓冲器数量从4.36万个锐减至1.9万个。这种架构创新直接从源头削减了发热量，而不是被动依赖散热材料或风冷方案。
论文给出的实测数据，成为何庭波回应“τ芯片会不会过热”的关键依据。
在相同29 TOPS的AI推理性能下，麒麟2026的NPU时钟频率下降63%，供电电压由0.85V降至0.55V，功耗下降66%，功耗密度下降73%。全速运行时，折叠后的NPU最高可实现70 TOPS，较前代提升141%。GPU同样表现明显。在相同61帧/秒的性能下，电压降低约200mV，功耗下降58%。
DSP则出现差异。麒麟2026在完成相同工作时功耗下降25%，但由于芯片面积同步缩小40%，功耗密度反而上升24%。何庭波表示，麒麟2027已改善这一问题，DSP功耗下降47%，功耗密度也低于平面设计基准。
CPU性能核心的收益相对有限。在相同性能下，频率仅下降9%，功耗下降41%。原因在于CPU工作负载具有较强的串行特征，难以像NPU、GPU一样通过增加并行计算单元充分利用电压降幅。
何庭波坦言，CPU部分仍需更复杂的设计、EDA工具支持和长期验证，未来三到五年仍需要大量探索。
论文同时披露了三维互连间距的清晰路线图：当前麒麟2026采用1.5微米键合间距、5000万个垂直互连，基于成熟的40纳米工艺；下一代麒麟2027将缩至1微米、互连超1亿个；三年内对齐720纳米顶层金属布线间距，远期目标指向480纳米。
快思慢想研究院院长田丰在接受上海证券报采访时指出，这意味着互连精度本身已成为性能竞争的新主战场，为混合键合设备、精密对准和高纯度键合材料等环节提供了独立于光刻机进度的确定性需求，相关产业链将迎来持续多年的成长窗口。
但他也强调，韬定律要真正改写半导体产业竞争规则，尚需同步补齐三块短板：一是EDA工具必须把热仿真、电压仿真和版图布局整合为多物理场协同的成熟流程，目前国内外尚无成熟量产工具，这是留给工具厂商的真空地带；二是操作系统调度需将原本由高频大核扛住的任务拆分成多个低功耗小核并行处理，否则能效优势无法充分释放；三是标准接口、信任机制和资本纪律等产业配套须跟上节奏，任何单一环节掉队都会让整体效果大打折扣。
何庭波在论文结尾明确，韬定律是时间缩放定律而非能量缩放定律，若设计者将节省的时间全部用于提升频率，芯片反而可能更耗电。更大的工程挑战依然摆在面前：混合键合间距的进一步收窄、晶圆翘曲控制、纳米级对准精度以及EDA工具适配等问题，需要未来三到五年持续攻关。
