华为半导体业务部总裁何庭波在中国科学院科技论文预发布平台ChinaXiv发表的论文，以麒麟2026芯片的实测数据回应了业界对3D堆叠技术发热问题的质疑。这款全球首款采用逻辑折叠技术的移动SoC，通过架构创新实现了晶体管密度与能效的双重突破，为半导体行业提供了新的技术路径。
逻辑折叠技术通过将平面电路垂直堆叠，用垂直互连替代传统长距离水平走线，使典型核心连线长度缩短约20%，关键路径最多减少70%。这种设计直接降低了互连电容，使电路工作电压得以进一步下调。数据显示，麒麟2026的晶体管密度从每平方毫米1.55亿个提升至2.38亿个，增幅达55%，相当于传统工艺三年微缩的成果。该芯片采用1.5微米混合键合间距，实现了5000万个垂直互连，且未依赖新的光刻工艺。
能效提升方面，麒麟2026在同等性能下表现出显著优势：NPU功耗下降66%，GPU功耗下降58%，CPU性能核心功耗下降41%。当NPU维持29 TOPS算力时，其频率降低63%，电压从0.85V降至0.55V，功率密度暴跌73%。论文指出，芯片约70%的能耗源于金属走线的数据传输，而非晶体管计算本身。逻辑折叠通过缩短走线距离，从根源上降低了动态功耗——该指标与电压平方成正比，因此电压下调带来了乘数效应的节能收益。
热管理策略是技术落地的关键。华为采用热感知分区与布局规划，在芯片设计阶段即避免高功耗电路折叠后空间相邻，将发热最严重的模块置于散热路径最优位置。例如，某模块的时钟缓冲器数量从4.36万个锐减至1.9万个，削减幅度超过56%，有效缓解了局部过热风险。
不同计算单元的收益存在差异。DSP模块总功耗下降25%，但因芯片面积同步缩小40%，功率密度反而上升24%。这一问题已在后续迭代的麒麟2027中得到解决。相比之下，CPU性能核心因串行计算特征，功耗下降幅度为41%，收益相对有限。论文强调，逻辑折叠的优化效果高度依赖模块特性，需针对不同计算单元定制设计策略。
这项技术突破标志着半导体行业从单纯追求制程微缩，转向架构创新与工艺优化的协同发展。华为通过垂直堆叠与电路重构，在未突破光刻极限的前提下，实现了性能与能效的跨越式提升，为后摩尔时代的技术演进提供了重要参考。
