在近期举办的国际电路系统研讨会上，华为半导体业务部负责人提出了一项可能改变行业规则的新理论——“韬定律”。该定律以集成电路设计中的时间常数τ为核心，主张通过创新技术压缩信号传播时延，而非单纯依赖晶体管几何尺寸的缩小，来推动半导体技术的持续进步。
传统上，半导体行业的发展遵循摩尔定律，即晶体管数量每18至24个月翻一番。然而，随着工艺节点逼近物理极限，晶体管尺寸缩小带来的性能提升逐渐放缓。华为提出的新定律指出，在3纳米及以下制程中，导线内阻和寄生电容成为制约信号传输速度的主要因素，导致芯片频率提升困难。因此，降低时间常数τ成为突破瓶颈的关键。
时间常数τ由电阻与电容的乘积决定，反映了电路中信号电压变化的快慢。τ值越低，芯片处理信号的速度越快，执行指令的效率也越高。华为认为，未来应通过综合手段优化τ值，而非单纯追求晶体管密度。这一观点与摩尔定律形成互补，为行业提供了新的发展方向。
为实现这一目标，华为提出了“逻辑折叠”技术，即通过芯片立体堆叠缩短信号传输路径。传统平面电路中，导线需绕行数百微米，而立体结构可将路径缩短至几十微米，显著降低电阻和寄生电容。英特尔、AMD和台积电等企业已推出类似方案，如Foveros、3D V-Cache和SoIC，均通过三维设计优化性能。
背面供电技术也成为行业焦点。在5纳米及以下节点，供电网络占用晶圆表面近40%的面积，导致信号线迂回布线，增加τ延迟。英特尔的PowerVia技术通过将供电层移至晶圆背面，实现了超过90%的标准单元面积利用率，有效缓解了这一问题。华为虽未公布具体方案，但其逻辑折叠架构已将供电性能纳入考量。
据华为透露，过去六年中，基于韬定律设计的芯片已量产381款，广泛应用于多个领域。首款采用逻辑折叠技术的麒麟芯片计划于今年秋季发布，可能搭载于Mate系列新机。到2031年，华为高端芯片的晶体管密度有望达到等效1.4纳米工艺水平，展现立体堆叠与背面供电结合的潜力。
韬定律的应用不仅限于手机芯片。华为电脑、平板等设备的芯片与麒麟同源，而昇腾AI处理器、计算卡和服务器集群等产品更可能成为首批受益者。通过开放合作，华为希望与全球产业伙伴共同推动半导体技术的演进，应对摩尔定律放缓带来的挑战。
