英特尔代工服务近日公布了一项技术进展，推出用于验证先进封装制造能力的“AI芯片测试载具”。这一测试载具并非面向终端市场的产品，而是类似汽车行业中的概念车或测试车，主要用于验证工艺和设计的可行性。
根据披露的技术文档，该测试载具采用系统级封装（SiP）设计，光罩尺寸为常规的8倍。其内部集成了4个大型逻辑计算单元、12个HBM4级别的内存堆栈以及2个I/O单元，展现了英特尔在芯片集成方面的技术实力。与上月展示的“16逻辑单元+24内存堆栈”概念模型不同，此次方案更贴近实际量产能力。
在核心工艺层面，测试载具的逻辑单元应用了英特尔最先进的18A制程技术，集成了全环绕栅极晶体管（RibbonFET）和背面供电技术（PowerVia）。这些技术有助于提升芯片性能并优化功耗表现，为后续量产产品奠定了基础。
芯片互连方面，英特尔采用了EMIB-T 2.5D嵌入式桥接技术。通过在桥接器中引入硅通孔（TSV），电力和信号可实现横向与垂直双向传输，显著提高了互连密度。该设计支持高达32 GT/s的UCIe接口标准，为多芯片协同工作提供了高速通道。
在芯片堆叠技术上，英特尔利用Foveros系列封装技术（包括2.5D、Foveros-R和Foveros Direct 3D）实现芯粒垂直堆叠。底层18A-PT基础芯片位于计算单元下方，可承担大容量缓存或额外处理任务，进一步提升了系统整体效率。
供电系统是此次技术展示的另一亮点。英特尔引入了集成电压调节器（IVR）技术，结合嵌入式同轴磁性电感器（CoaxMIL）和多层电容网络（如Omni MIM），构建了完整的供电创新体系。与台积电CoWoS-L将电压调节器置于中介层的设计不同，英特尔选择将其置于每个堆栈及封装下方，以更好应对生成式AI负载带来的瞬时电流波动，确保电力供应的稳定性和清洁度。
