在半导体存储领域，HBM（高带宽内存）的演进方向备受关注，其中堆叠层数的持续增加成为关键趋势。当前，HBM4世代的主流堆叠层数为12层或16层，而JEDEC在制定相关规范时，已将一次堆栈的高度限制从720µm提升至775µm，为技术发展预留了空间。
然而，面对下一代可能堆叠至20层的HBM，行业正面临新的挑战。若要在现有的775µm高度限制内容纳20层DRAM，必须对DRAM晶圆进行大幅减薄处理。但这一做法会显著增加晶圆损坏的风险，进而降低本就复杂的HBM制造良率，给生产带来巨大压力。
为削减整体堆栈厚度，另一种思路是降低两层DRAM之间的间距，这需要从键合技术入手。目前，已被应用于NAND闪存的混合（铜）键合技术能够大幅缩小间距，但其技术难度极高，且需要大量设备投资，实施成本高昂。若高度限制能够放宽，混合键合技术的导入计划或将被推迟。
台积电在先进封装领域的主导地位也为HBM高度限制的调整提供了新视角。台积电推动的3D先进封装技术SoIC，会导致与HBM堆栈配套的XPU复合体高度增加，这为HBM“长高”提供了天然的空间，使得放宽高度限制的可行性进一步提升。
