在北美举办的一场技术研讨会上，台积电公布了其SoIC 3D堆叠技术的最新路线图，为未来几年的技术发展指明了方向。该公司计划逐步缩小芯片间的互连间距，从现有的6微米缩减至2029年的4.5微米，以进一步提升芯片性能与集成度。
SoIC，即System on Integrated Chips，是台积电自主研发的3D IC封装技术。该技术通过垂直堆叠多个芯片，实现了高性能与高密度的集成。与传统封装方式相比，SoIC采用混合键合技术，使芯片间能够直接互连，从而大幅缩短了信号传输路径，降低了功耗与延迟。这一特性使其在高性能计算与AI芯片领域具有显著优势。
SoIC技术主要分为两种堆叠方式：Face-to-Back（F2B，背对背）和Face-to-Face（F2F，面对面）。F2B堆叠方式受限于物理结构，信号需穿过底部的硅通孔（TSV）和多层金属，导致延迟和功耗增加，同时互连密度也受到限制。数据显示，F2B设计的信号密度仅为每平方毫米1500个。
相比之下，F2F堆叠方式则通过混合铜键合技术直接连接两块芯片的金属层，无需使用TSV。这一创新使得信号密度大幅提升至每平方毫米14000个，使芯片间的通信性能接近片内互连水平。这一突破为高性能计算与AI芯片的发展提供了有力支持。
在互连间距方面，台积电已取得显著进展。2023年，该公司实现了9微米的精细间距，足以支持AMD Instinct MI300系列等产品。然而，第一代SoIC仅支持F2B设计。随着技术的不断进步，台积电计划在2025年将互连间距缩短至6微米，并预计到2029年进一步缩减至4.5微米。
富士通的Monaka处理器成为SoIC技术的首个重量级应用案例。这款面向数据中心的CPU拥有144个Armv9核心，其计算模块采用台积电N2工艺制造，并通过F2F方式堆叠在N5工艺的SRAM芯片之上。这一设计不仅提升了处理器的性能，还展示了SoIC技术在复杂芯片集成方面的巨大潜力。
