英特尔代工服务近日公布了一项关于先进封装技术的最新进展，其发布的“AI芯片测试载具”技术文档，成为验证其在该领域制造实力的重要依据。这一测试载具并非面向终端市场的产品，而是类似于汽车厂商的概念车或测试车，主要用于验证制造工艺和设计思路的可行性。
根据技术文档披露，该测试载具采用系统级封装（SiP）设计，其光罩尺寸达到常规的8倍。内部集成了4个大型逻辑计算单元、12个HBM4级别的内存堆栈以及2个I/O单元，这种高密度集成方案显著提升了芯片性能。与上月展示的“16逻辑单元+24内存堆栈”概念模型相比，此次方案更贴近实际量产能力，标志着英特尔在先进封装领域已具备规模化生产条件。
在核心工艺层面，测试载具的逻辑单元采用英特尔最先进的18A制程技术，集成了两项关键创新：RibbonFET全环绕栅极晶体管和PowerVia背面供电技术。前者通过优化晶体管结构提升能效比，后者则通过重新布局供电网络降低功耗，二者协同作用为芯片性能突破奠定基础。
芯片互连技术方面，英特尔引入了EMIB-T 2.5D嵌入式桥接方案。该技术通过在桥接器内部嵌入硅通孔（TSV），实现电力与信号的横向及垂直传输，使互连密度达到行业领先水平。设计支持最高32 GT/s的UCIe接口标准，为多芯粒协同工作提供高速数据通道。
针对三维集成需求，英特尔采用Foveros系列封装技术，涵盖2.5D、Foveros-R及Foveros Direct 3D等多种变体。通过垂直堆叠芯粒（Chiplets），底层18A-PT基础芯片可承担大容量缓存或辅助计算任务，形成分层处理架构。这种设计既提升了计算密度，又优化了能效表现。
供电系统创新是该测试载具的另一亮点。英特尔集成全套供电解决方案，包括Semi集成电压调节器（IVR）、嵌入式同轴磁性电感器（CoaxMIL）及多层电容网络（如Omni MIM）。与台积电CoWoS-L将电压调节器置于中介层的设计不同，英特尔选择将其部署在每个堆栈及封装下方。这种布局可有效应对生成式AI负载引发的瞬时电流波动，在保持电压稳定性的同时降低能量损耗。
